AMD Strix PointとStrix Haloの内部資料がリーク。32MBのInfinity CacheでGPU性能が大幅向上

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【リーク情報確度：4】

AMD Strix PointとStrix Haloの内部資料がリーク。GPUは最大40コア、32MBのInfinity Cache搭載で帯域幅を大幅改善。NPUは60TOPs超え

AMDでは2024年下半期にZen 5とRDNA3+を組み合わせたAPUであるStrix Pointを、2025年初旬にはStrix Pointの上位版のStrix Haloを投入予定ですが、今回これら2つのAPUに関してAMD内部資料のリークが登場し、詳細な仕様情報が明らかになりました。

HKEPCが発見したAMD内部資料ではStrix PointおよびStrix Haloの詳細仕様が記載されています。

Strix PointについてはCPU側12コア24スレッドのZen 5を搭載し、L2キャッシュは各コア1MBで合計12MB、L3キャッシュは合計24MBになります。CPUコアは12コアの内、4コアはP-Core扱いのZen 5、8コアはE-Core扱いのZen 5cを搭載し、L3キャッシュはZen 5側が16MB、Zen 5c側が8MBで合計24MBになります。

GPU側はRDNA 3.5（正式名称はRDNA3+）を合計8基のWGPで構成され、Compute Unitで言うと16コアを搭載し、NPUにはXDNA2+を搭載し、最大50TOPsの性能を発揮するとのことです。

上位APUのStrix HaloではCPUを8コア搭載するCCDを2基とGPUやNPUを含んだI/Oダイ（IOD）を1基積んだチップレット構成になり、CPU側はCCD2基で最大16コア32スレッドのZen 5を搭載します。L2キャッシュは各コア1MBで合計16MBで、L3キャッシュはCCD1基あたり16MBで合計32MB内蔵するなどデスクトップ向けRyzen 9000と同じ構成になっています。

GPU側はこちらもRDNA3+を搭載し、合計20基のWGP、Compute Unit換算で40コアを搭載しています。さらにIOD上にはGPUが使える32MBのInfinity Cacheのようなキャッシュが設けられ、256-bitのバス幅で接続されるLPDDR5x-8000と併せて帯域幅が原因となるボトルネックが最小限に抑えられることで高いグラフィクス性能を実現するようです。

このIODにはGPUのほかにNPUも内蔵されていて、こちらはStrix Pointと同じXDNA2+を搭載しますが、性能は60 TOPsと高めであるためDirectX AI Super Resolutionなどアップスケーリング技術を使う際に役立つかもしれません。

対応ソケットはStrix PointはFP8、Strix HaloはFP11など両者共に新しいソケットを使っている他、TDPはStrix PointはOEMによって28Wから65W、Strix Haloは70Wから130Wのレンジで設定可能になっています。

そのほかにインターフェイス類ではPCIe Gen 4対応レーンを16レーン搭載するほか、DisplayPort 2.1 UHBR10に対応するなど外部出力も充実した仕様になっています。

Strix PointおよびStrix Haloについては2024年下半期以降に投入されるため、6月開催のComputex 2024では詳細発表はされないと見られています。しかし、IntelがArrow LakeやLunar Lakeについて2024年下半期の投入を予告しているため、AMDも一部仕様の紹介をComputex 2024で行う可能性があります。